NC-verilog仿真D触发器没有打一拍。

just_meme · 发表于 2021-6-23 23:09:19

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如图，就是一个基本的触发器，但是用NC-verilog仿真的时候，Q的值相较于D，没有延后一个时钟周期，而是在当前时钟的上升沿就对齐了，想知道原因，以及是不是NC-verilog的设置问题？怎么解决？

dqwuf2020 · 发表于 2021-6-24 08:31:37

TB里用非阻塞来进行赋值

zsftm · 发表于 2021-6-24 08:40:07

在你的tb里，mc和D是独立产生的，两者没有因果关系，本质上在950ns两者是各自独立地拉高，这时mc会采到什么值可能是各个工具自己定义的（我猜想这种其实是采异步信号了的情况verilog标准也没法规定）。所以我猜测你的本意是外部的D其实是在mc时钟域下产生的？

fhy420462303 · 发表于 2021-6-24 09:53:45

人为的将D的上升沿和MC的上升沿不要对齐就可以了吧！

lxm001 · 发表于 2021-9-8 21:39:20

测试文件可以共享一下吗

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