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查看: 2036|回复: 4

[求助] Static Timing Analysis for Nanometer Designs 第九章关于set_output_delay的问题

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发表于 2021-6-21 19:48:38 | 显示全部楼层 |阅读模式

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输出接口的约束1

输出接口的约束1
2.png 请教一下问题,

Static Timing Analysis for Nanometer Designs 第九章提到了两种方法对输出delay进行约束, 其中第一种方法(以AC特性的形式指定DUA输出端的波形)的例子中,set_output_delay -min 的值为什么是-1.5,而不是1.5?
谢谢   !



发表于 2021-6-22 09:09:08 | 显示全部楼层
-min是对hold time进行约束。意思就是DUA内Q端到QOUT这一段delay必须至少1.5,不然hold time肯定无法满足
发表于 2021-6-22 10:22:00 | 显示全部楼层
我不知道这算不算是snps的一种限制。仔细看下时序报告你会发现snps的时序引擎在计算输出端口路径的required time时无论max/min,都是用时钟沿时刻减去output delay。

=========================
(假设时钟都是理想的)
计算max的required time = 参考时钟沿时刻(也就是下一时钟沿6) - output delay(2) = 4
若实际路径的arrival time < 4,则MET

计算min的required time = 参考时钟沿时刻(也就是当前时钟沿0)- output delay(-1.5) = 1.5
若实际路径的arrival time > 1.5,则MET
=========================

因为用了同一个减法公式,所以在计算正的hold时,只能填一个负数了。
这是造成这种情况的直接原因。至于snps为什么要这么做,是因为算法中的种种原因不得不这么做,还是有意让用户看到一个负数,就不清楚了。
 楼主| 发表于 2021-6-25 11:15:28 | 显示全部楼层


zsftm 发表于 2021-6-22 10:22
我不知道这算不算是snps的一种限制。仔细看下时序报告你会发现snps的时序引擎在计算输出端口路径的required ...


好像是这么回事,暂时先这么理解把,多谢!!!!
 楼主| 发表于 2021-6-25 11:17:08 | 显示全部楼层


puxiancheng 发表于 2021-6-22 09:09
-min是对hold time进行约束。意思就是DUA内Q端到QOUT这一段delay必须至少1.5,不然hold time肯定无法满足 ...


hold 的概念我理解的,之前不懂的是为什么那个hold 的值是负的
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