cdl in报错”in global routing, two instances overlap"

tulipyjx

做cdl in （包含若干个子电路）时，在正常导入若干个子电路后，每次导入到某一个电路，cdl in总是报错”in global routing, two instances overlap"，
别的电路都能生成schematic和symbol, 这个电路生成了一个netlist_temp,打开后里面的symbol都是叠在一起的。

请问这是怎么回事？如何解决？
先谢谢大家！

补充一下：报的ERROR(CONN2SCH-324) : Bug in routing. Contact Cadence Customer Support for assistance.
                       WARNING(CONN2SCH-43): In global Routing. Two instances overlap.
log文件一直连着报WARNING(CONN2SCH-43): In global Routing. Two instances overlap，搞得log文件越来越大。
我用了两个版本的virtuoso, 都是报同样的错误。

chenyangXJTU

设置里面有个component density的选项，把它调大一些就好了

tulipyjx

chenyangXJTU 发表于 2021-6-17 16:19
设置里面有个component density的选项，把它调大一些就好了

谢谢！
但是我调大后，还是报同样的错误。

chenyangXJTU

tulipyjx 发表于 2021-6-18 09:12
谢谢！
但是我调大后，还是报同样的错误。

那就不清楚了  或者可以试试吧route关掉

tulipyjx

chenyangXJTU 发表于 2021-6-18 14:15
那就不清楚了  或者可以试试吧route关掉

关掉full place and route还是不行。

很感谢您的耐心帮助。

chenyangXJTU

tulipyjx 发表于 2021-6-18 16:20
关掉full place and route还是不行。

很感谢您的耐心帮助。

等其他大佬看看吧

tulipyjx

chenyangXJTU 发表于 2021-6-19 10:20
等其他大佬看看吧

自己顶一下，期待解答。

tulipyjx

tulipyjx 发表于 2021-6-22 16:17
自己顶一下，期待解答。

自己顶一下，期待解答。

nanke

你这没也没有网表，1千信元是没人能拿走了。
cdl各种选项都试一下。
看一下网表有什么奇怪的地方没。

tulipyjx

nanke 发表于 2021-7-1 10:05
你这没也没有网表，1千信元是没人能拿走了。
cdl各种选项都试一下。
看一下网表有什么奇怪的地方没。 ...

网表不方便公开。
谢谢，我再查查。