ESD电路结构简易剖析

Murphy_001 · 发表于 2021-6-9 17:54:15

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本帖最后由 Murphy_001 于 2021-6-11 13:58 编辑

把GGNMOS ESD知识融合一下，供自己参考，也给大家分享一下；
1. fab厂提供的ESD结构如下：

2. 4种不同外来pulse信号进来时的泄电路径，分两种condition进行说明：
a.当对电源有一个正的pulse或者对地负的pulse信号时，直接通过GDPMOS或者GGNMOS的drain端的diode正向导通泄掉；
b.当对电源有一个负的pulse或者对地有一个正的pulse信号时，情况就会略微复杂，这里会加一些跟器件相关的知识进去；

1>这里会在PMOS的drain端积累负电荷，NMOS的drain端积累正电荷，当电荷累积到一定程度的时候diode反向击穿（这里的diode一定要时齐纳diode，可以可逆操作）；
2>mos管本身寄生的一个bipolar，当Isx电流够大，Rsub上的电压降大于Vbe开启电压时bipolar就会导通（这里和latch up开启的理论类似，只不过latch up是两个寄生的NMOS和PMOS相连接，而这里是单个mos管内的寄生bipolar），提升了ESD的泄电能力；
3>gate端和source端连接一个电阻，加上自己一些的想法写在这里；
以GGNMOS为例，正向pulse过来时，在drain端会累积正电荷，同时这个正电荷会加载到寄生的Cgd上,电容两端的电荷不能突变，所以gate端的电压会被抬起来；但是后面又会通过电阻泄掉，这个正向电压也促使mos channel开启，帮助了pulse电荷通过channel泄掉；电阻的阻值与电容的乘积为电容充放电时间常数，所以理论计算的话R是越大越好，但实际上达到某个值之后再增加其实对电路就不会有太大改变了；

附加：
这里是一个ESD管的TLP curve，trigger电压主要是受diode反向击穿的电压值决定，所以如果在使用过程中觉得trigger电压太大，可以去额外加一道ESD的IMP改善diode PN结，从而减小trigger电压；
另外hold电压主要寄生bipolar导通影响，这个电压值一般需要大于VDD的1.1倍；

laundry · 发表于 2021-6-10 13:32:13

写的挺好的，还不够深入，加油

Murphy_001 · 发表于 2021-6-10 13:51:16

laundry 发表于 2021-6-10 13:32
写的挺好的，还不够深入，加油

求补充

1029292401 · 发表于 2021-6-10 19:24:09

学习学习

Blueet · 发表于 2021-6-10 19:35:08

学习

断线风筝66 · 发表于 2021-6-28 19:30:52

学习了

protecter · 发表于 2021-7-3 10:54:50

图里PAD和R2之间是不是少了个电容。
通过击穿来实现漏电工作，通常会造成晶体管热损坏吧？

Murphy_001 · 发表于 2021-7-13 10:00:39

protecter 发表于 2021-7-3 10:54
图里PAD和R2之间是不是少了个电容。
通过击穿来实现漏电工作，通常会造成晶体管热损坏吧？ ...

不是热击穿,是齐纳击穿,可恢复的

ksj116 · 发表于 2021-7-16 14:27:18

Murphy_001 发表于 2021-7-13 10:00
不是热击穿,是齐纳击穿,可恢复的

确定是齐纳击穿而不是雪崩击穿？

ccccy · 发表于 2021-7-21 15:51:25

能不能详细讲一下二级ESD保护的原理？主要是它电压是怎么钳位的

[原创] ESD电路结构简易剖析

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