请问TetraMax生成的stil文件怎么将非芯片管脚的输入输出屏蔽掉

黑夜冥渊 · 发表于 2021-6-1 11:17:16

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数字模块的输入输出有一些信号并不是芯片管脚，而是给到模拟电路的一些参数信息和模拟电路传递的一些信息，这时TetraMax要怎么设置将这些input和output屏蔽，并且不出现在生成的. stil文件

roy3503 · 发表于 2021-6-12 22:25:59

外面套一个芯片的TOP层，例化数字模块和一个模拟的空壳，用新的top电路去跑tmax就行了

Kilhall · 发表于 2021-6-18 17:13:49

roy3503 发表于 2021-6-12 22:25
外面套一个芯片的TOP层，例化数字模块和一个模拟的空壳，用新的top电路去跑tmax就行了 ...

修改了顶层，跟TF pattern相关的Timing slack文件也得要改。不如直接注释掉当前顶层设计模块不需要的端口信号声明，然后再生成向量

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