LVS 问题，大家进来看看。

IC有我心

LVS 问题，。如果选hierarchical模式会有许多cell对不上去，如果选flat模式，只剩下一个cell了。现在没有net的错误了，就剩下porpertyerror（flat模式50个错误，hierarchical模式28个错误），我观察好像是管子数量对不上。

下面的图是flat  下 turn off 的 after translate 结果和具体错误。

file:///C:/Users/super/Desktop/pll_top_1.lvs.reportfile:///C:/Users/super/Desktop/pll_top.lvs.report

andyfan

IC有我心 发表于 2021-5-18 12:13
我现在感觉是因为VPW 和 VSS  VDD 与VNW 没有链接。但是我已经定义全局电源了。
...

1，查看一下数字单元的netlist，先简单过一遍所有数字单元自己的LVS，这样保证hier跑的时候，你LVS的设置是合理的。一般这个在项目开始的时候，就应该跑过一遍

2，数字单元如果是notap类型的，确认做数字的时候well tap合理的撒下去了，这个错误比较LOW，但新手容易犯错，尤其偏老的工艺，tap/tapless还都有的时候。

你说hier的时候，很多单元对不上，这个就不太应该，把hcell的cell list写全，如果1能过的话，这么强制对比较，应该能更容易查到问题。

IC有我心

这是报告。

fengrlove

那你把底层cell做成box去run看看有没net错误

maomao198477

1614版图少接了阿

Starspark

建议还是修改net错误，一般net错误查完之后，其它错误就消失了，比较一下这个端口所对应的版图和原理图上连接的所有的port

papertiger

是并联的管子没有合并？

IC有我心

maomao198477 发表于 2021-5-18 08:13
1614版图少接了阿

这是数字的，少接怎么办？是我生成的版图有问题吗？

IC有我心

papertiger 发表于 2021-5-18 11:53
是并联的管子没有合并？

我开始是这样猜的，也修改了LVS文件，发现错误没有少、

IC有我心

我现在感觉是因为VPW 和 VSS  VDD 与VNW 没有链接。但是我已经定义全局电源了。