pipelined-sar仿真求助

terryma · 发表于 2021-5-11 09:22:24

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最近在设计一个两级pipelined-sar adc，目前还在最简单的搭电路阶段，第一级和第二级都是6bit，单独仿真都没有问题，有效位数均为5.8bit+，残差放大用的何乐年那本书上的veriloga代码写的OTA，闭环增益设置为64，但是连在一起仿真的时候最终结果只有5bit，找了很久都没找到问题，希望有经验的大佬给点提示。电路结构类似于下面两张图，只是ADC位数有区别，仿真结果中CLKS为采样时钟，CLKC为比较器时钟，vresp为第一级ADC上极板电压，vncap_2nd为第二级ADC上极板电压，OUT为比较器输出结果。S2为残差放大信号（高电平时放大，低电平复位）

terryma · 发表于 2021-5-11 20:08:00

有人知道吗

方块forever · 发表于 2021-5-12 05:57:10

如果你两个sar单独仿都能工作的话，估计是你中间的放大器哪里出问题了。你可以尝试把输入设成DC，看时域波形哪里错了。应该自己仿仿就能发现了。我们这里也看不到你的全部电路，而且这个系统也不简单，很难一下子说出来你哪里错了哇

Littleoil · 发表于 2021-5-12 09:15:36

因為不知道你是怎麼做的~我只能根據我以前做過的猜測
如果你第一級是做6BIT的話我想開關應該就是六個
那其實第一級的有效位數其實只有5bit 最後一位是要用來復位的
你看一下你是不是每次剩餘電壓都是偏同一邊
如果是的話應該就是我說的情況

terryma · 发表于 2021-5-12 09:48:47

Littleoil 发表于 2021-5-12 09:15
因為不知道你是怎麼做的~我只能根據我以前做過的猜測
如果你第一級是做6BIT的話我想開關應該就是六個
那其 ...

我是上极板采样，所以开关只有5个，我在文献中也看到类似你这种说法：
“对于一个M1位的SAR ADC来说，量化出最低位数字码后即可结束这一量化周期，所以此时在DAC上极板上的余量仅为输入信号减去前M1-1位数字码的信息，而在两级pi-sar中，余量放大器放大的信号应该为输入信号减去全部M1位数字码的信息，为了减去最低数字码的信息，第一级M1位DAC的电容数量相当于M1+1位SAR ADC中DAC的电容数量”。

也就是说对于我的6bit第一级上级板采样的SAR ADC，实际位数应该做到7bit吗？
那如果是下极板采样，是否就只用6bit？

Littleoil · 发表于 2021-5-12 21:33:49

terryma 发表于 2021-5-12 09:48
我是上极板采样，所以开关只有5个，我在文献中也看到类似你这种说法：
“对于一个M1位的SAR ADC来说，量 ...

可以這麼說沒錯~就是如果想要做到6BIT的話
要在多一組開關讓最後的剩餘電壓復位才能讓放大器放大
不然進到下一級的SAR ADC時你會有一個很大的偏移這個操作時序其實有點複雜
建議是先建立模型來驗證會比較快

terryma · 发表于 2021-9-28 16:02:02

Littleoil 发表于 2021-5-12 21:33
可以這麼說沒錯~就是如果想要做到6BIT的話
要在多一組開關讓最後的剩餘電壓復位才能讓放大器放大
不然進 ...

那这添加的一组开关应该放哪呢？控制电容切换的开关数目是固定的啊，如果不增加电容的话，怎么增加开关呢？

lucky_yue · 发表于 2022-3-14 10:42:30

可以问一下您参考的文献嘛

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