需要一些verilog设计进阶的好资料！请帮忙！

bravelu

三个字就完了？越来越狡猾的说。
结果那？

zhoujj

^_^，那就说详细点：普通数据线行的，高频的不行，其open drain其实不是三态门，我们只是模拟三态门，断开到导通需要一定时间（哈哈，感觉就是三态门的特性）
  上升时间和外部上拉电阻及负载有关，我试过，外部上拉电阻越小（在保证I）的情况下，信号上升沿越陡峭，也就是说支持的信号频率越高
   这是epm3128特性，至于解决方法吗？根据你实际情况啦，^_^
   bravelu，我这样说够清楚了吧

bravelu

恩，不错，知识共享，好人一个。

zhoujj

哈哈，我们遇到什么问题就要解决什么问题啊
只是我遇到了这个问题而已

han83141

好东西！！