bandgap简并点疑惑

szd520

flfl53 发表于 2021-11-11 16:28
请问一下为什么这么仿真，交点就是简并点？

因为这两个点本来是同一个电位，如果断开后对其中一个点进行DC扫描，与输出有交点的话，说明如果电路正常工作，该点的电压就是交点，所以如果有两个简并点，就要增加一个启动电路

AndyBrown

仿真遇到的三个非零简并点的例子：

                               
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congcong666

oneofmany 发表于 2022-7-6 16:03
有一个问题，环路断开了opamp不再处于深度负反馈状态，此时的电路状态根本不是正常电路的工作状态，那么由 ...

这种仿真方法就是需要断环进行仿真的吧，它的那个解就是指的电路工作正常时候的情况，如果你不断开环路，你的仿真结果就不知道它具体稳定的是哪个点呀

爱喝U益C的IC人

AndyBrown 发表于 2024-5-25 14:46
仿真遇到的三个非零简并点的例子：

请问你这个解决了嘛？我也碰到了一个三兼并点的，正常情况下，加了个普通的启动电路，然后给了一个管子控制摆脱不要想要的非零工作点，tt下能启动，跑失配的时候就兼并点也变了，启动不起来了

AndyBrown

爱喝U益C的IC人 发表于 2024-5-27 19:24
请问你这个解决了嘛？我也碰到了一个三兼并点的，正常情况下，加了个普通的启动电路，然后给了一个管子控 ...

您可以试试看使用一些检测 Bandgap 的 VREF(Vbg) 的启动电路。因为非零简并点的 PMOS Vg 较高，导致 VREF(Vbg) 较低（我这里仿真出来不到 0.2 V, 做的是 1.2 V 的 Bandgap）

一个常见的启动电路：


因为没有检测 VREF(Vbg)，所以这个启动电路无法避免非零简并点。

Hyywan98428

mark

夏至

AndyBrown 发表于 2024-6-1 17:05
您可以试试看使用一些检测 Bandgap 的 VREF(Vbg) 的启动电路。因为非零简并点的 PMOS Vg 较高，导致 VREF ...

您好能问问这种启动电路该如何修改吗，我现在也是用的这个启动电路，在断环简并点仿真的时候只看到了一个简并点，但仿瞬态的时候在某些corner下发现bandgap输出异常，本来是1.2V结果只有几百mV,能问下这是什么情况吗

kkker

爱喝U益C的IC人 发表于 2024-5-27 19:24
请问你这个解决了嘛？我也碰到了一个三兼并点的，正常情况下，加了个普通的启动电路，然后给了一个管子控 ...

Hi，请问你出现的失配导致的简并点问题解决了吗？我也出现了同样的问题，能够通过增大关闭启动电流的阈值来解决，但是我不知道该如何分析为什么失配会导致简并点的失配问题。

Riching

topf002 发表于 2023-9-16 11:36
比较好奇的是图中这个电路如果不加启动电路的时候，这个交点的波形是什么样的 ...

同问，启动电路是怎么影响DC仿真的

new_land

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