用standard cell 搭建的数字电路，利用NC-Verilog仿真遇到问题。

江上飘来

我利用standard cell搭建了简单的数字电路schematic，然后启动了NC-verilog Integration。如下图所示。

第一步，进行运行目录初始化。
第二部，生成网表。在这一步中，我进行了如下图所示的设置，然后点击生成网表。再然后编辑激励文件。

第三步，仿真。带你寄仿真按钮，提示错误，如下图所示。点击yes，出现详细错误，如下图所示。


请问大家有没有遇到这种情况，求指教~