【cache】多端口是不是要保证做到保序？

guugel

小弟刚接触 cpu 和 cache 设计，有个问题想请教各位：
RT，如果我实现一个多端口的 non-blocking cache，一个端口给 LOAD 模块，一个端口给 STORE 模块，假设 core 发射了如下的连续两条指令，访问同一地址，都发生了 miss，是不是 cache 必须要做到保序才行，也就是要保证 WAR 的约束？还是说这个 WAR 约束由 core 来实现，core 必须等到前面的 load 指令 retire 了才能发射后面的 store？谢谢~

1. load x1, ADDR1
   
2. store x2, ADDR1
   

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huangluyang

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