VCO噪声是20db/dac下降的，为何说VCO噪声是高通特性

q237077561 · 发表于 2021-4-15 20:03:00

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nanke · 发表于 2021-4-15 20:14:14

简单理解，每隔一个输入时钟周期“校准”输出时钟相位。

卧龙gaisi · 发表于 2021-4-16 10:12:30

拉扎维P463-P464有解释，传函一写，基本就分析通了。

xianwu_hs · 发表于 2021-4-16 13:30:44

你说的下降是指VCO自己的相噪特性，而高通特性是指VCO经过PLL环路后的输出特性

zimage · 发表于 2021-4-16 20:18:12

就是PLL滤不了VCO的高频噪声

1261015620 · 发表于 2021-4-17 14:03:37

-20dB/dec是VCO自身相位噪声在某一频段的特性，主要是热噪声变频造成的，此外还有1/f噪声造成的-30dB/dec的频段和噪声本底。

高通特性指的是VCO自身的相位噪声传输到PLL的输出经过的传输函数是高通的，也就是说PLL环路只能滤除VCO的低频噪声，滤不了高频噪声。

q237077561 · 发表于 2021-4-17 20:43:02

1261015620 发表于 2021-4-17 14:03
-20dB/dec是VCO自身相位噪声在某一频段的特性，主要是热噪声变频造成的，此外还有1/f噪声造成的-30dB/dec的 ...

谢谢~

q237077561 · 发表于 2021-4-17 20:45:21

nanke 发表于 2021-4-15 20:14
简单理解，每隔一个输入时钟周期“校准”输出时钟相位。

这个理解方法很形象，谢谢~

[讨论] VCO噪声是20db/dac下降的，为何说VCO噪声是高通特性