请问1个模块路径时延过长会导致功能不正常

come_on_sn · 发表于 2021-4-12 09:26:50

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背后有什么道理呢？感觉好奇怪，完成的功能只是对10个bit相加，像A+B+...J
该模块是一个大系统的很小的模块，整个系统工作在192M时钟。

说明：单独对该模块编译最高速率也是远超192M，小白跪谢大佬了

wangjun403 · 发表于 2021-4-12 10:25:19

路径时延过长会导致功能不正常
现在这种情况就是关键路径过长，导致组合逻辑时间过大，时间约束通不过

单独编译的时候，整个系统资源任你使用，速度当然会更好

come_on_sn · 发表于 2021-4-12 10:53:54

wangjun403 发表于 2021-4-12 10:25
路径时延过长会导致功能不正常
现在这种情况就是关键路径过长，导致组合逻辑时间过大，时间约束通不过

系统资源具体指的是什么呢？我理解的单模块和系统差异主要在于不需要考虑布局布线延迟

smarthb · 发表于 2021-4-12 16:05:37

come_on_sn 发表于 2021-4-12 10:53
系统资源具体指的是什么呢？我理解的单模块和系统差异主要在于不需要考虑布局布线延迟
...

单模块放到系统里面编译，如果延时过大，会发生setup不能满足时序的情况，这个时候就会出问题。
所谓的系统资源，如果你使用的是fpga，那就是fpga的布局布线资源，具体的就是寄存器，ram等资源宽裕否。
单独编译，如果是fpga的话，fpga可以让单个模拟任意飞；放到系统中，编译器会综合考虑所有资源使用，单个模块就不能任意飞了。

come_on_sn · 发表于 2021-4-12 19:13:42

smarthb 发表于 2021-4-12 16:05
单模块放到系统里面编译，如果延时过大，会发生setup不能满足时序的情况，这个时候就会出问题。
所谓的系 ...

嗯嗯，明白了
但是单模块放在系统里，该模块没有提示建立时间不满足要求，倒是其他模块时序违例，这怎么解释为什么单模块功能失败呢？

smarthb · 发表于 2021-4-13 15:06:03

come_on_sn 发表于 2021-4-12 19:13
嗯嗯，明白了
但是单模块放在系统里，该模块没有提示建立时间不满足要求，倒是其他模块时序违例，这怎么 ...

这要综合系统考虑啊，编译器可能认为这个模块比较重要，优先级高，就把这个模块的布局布线资源分配的比较紧凑，这就会导致其他模块布局布线没有按照你认为的方式走。总之，时序这个东西要放到整个系统里面考虑，当然，单个模块满足设计的工作时钟频率要求是前提。

justshuashua · 发表于 2021-4-21 16:10:32

组合逻辑太长了吧

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