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code:driver.sv
class driver;
//data members:
bit[3:0] a;
bit[3:0] b;
constraint a_cons{
a > 10;
a < 15;
}
constraint b_cons{
b > 1;
b < 10;
}
//main program:
extern virtual task my_display();
endclass
task driver::my_display();
$display("a : %0d", a);
$display("b : %0d", b);
endtask
code: test.sv
program automatic test();
driver drv=new();
initial begin
if(drv.randomize() == 1)begin
drv.my_display();
end
else begin
$display("random failed!");
end
end
endprogram
code:makefilerun:
vcs -timescale=1ns/1ps -sverilog driver.sv test.sv
sim:
./simv +ntb_random_seed=$(SEED)
终端执行手顺:
>make run
>make sim SEED="100" //将随机种子设置成100
>make sim SEED="99" //将随机种子设置成99
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