在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1538|回复: 1

[求助] 使用interface中的clocking模块 设置input delay的问题

[复制链接]
发表于 2021-3-14 09:59:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 ezio1996 于 2021-3-14 10:01 编辑

大家好,有一个问题想要寻求大家的帮助。

interface中的clocking模块可以通过设置input 或者output delay 来采样那么 如果有一个设计如下所示:
image.png
我们可以看到c_o的值是两个周期前a_i 和 b_i的和
我想使用bind interface的方式 加上clocking input delay来直接监测一组满足(ck.a_i + ck.b_i == c_o)的信号
接口文件如下:
image.png

testbench文件如下:
image.png
但是在VCS中仿真结果如下:
image.png
波形如下所示:
image.png

我发现bind_if_inst.ck.a_i 和 bind_if_inst.ck.b_i 每两个周期才会变化一次,为什么不是每个周期都变化呢 ?
想请教一下大家 ,该如何修改接口或TB文件,来实现用同一个接口,完成对有时序差别的三个信号(c_o, a_i, b_i)的观测呢?

发表于 2021-3-14 14:36:39 | 显示全部楼层
interface里的clocking不是你那样用的。你那40ns采样的意义是啥呢。改成1ns。

另外ck里的信号,要用ck同步采样,改成用
always @ (add_inst.bind_if_inst.ck) begin
   $display("time is %d, ck.a_i = %d , ck.b_i = %d",$time, add_inst.bind_if_inst.ck.a_i,add_inst.bind_if_inst.ck.b_i);
end
另外你是搞验证还是设计,这个gvim是哪个主题配色。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-8 17:03 , Processed in 0.017146 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表