有关Staszewski R B提出的ADPLL结构中可变相位累加器的问题

cqnlorz

这里的CKR产生为什么最后要用CKV 8分频之后的时钟再采一次？这样经过仿真之后得到CKR的波形就是错的吧，还是说我忽略了什么东西。而且这个CKV计数器的低三位PHV[2:0]为什么还要让QN或QP再采一次，这样得出的波形也不是计数器的波形啊

远上寒杉

其实这是个低速clock采高速counter的问题，需要先把低速clock同步到高速clock domain，然后再去抓counter的输出，否则会抓错。至于除8，是因为这部分是counter的低3bit。

cqnlorz

远上寒杉 发表于 2021-3-15 09:27
其实这是个低速clock采高速counter的问题，需要先把低速clock同步到高速clock domain，然后再去抓counter的 ...

您好，非常感谢您的回复，我还有点不太明白。根据Staszewski的理论，CKR应该和CKV的边沿是同步的，这样CKR和FREF的边沿之差就是小数相位误差。根据我的仿真得出的波形来看，通过8分频信号采样后得到的CKR根本就没有和CKV的边沿对齐。这样得到的CKR采样计数器的输出得到的不就是错的了吗？

远上寒杉

cqnlorz 发表于 2021-3-15 15:04
您好，非常感谢您的回复，我还有点不太明白。根据Staszewski的理论，CKR应该和CKV的边沿是同步的，这样CK ...

进TDC的是CKV和FREF吧，CKR只是一个相位与高频时钟同步的低频时钟，用来做数据处理（滤波）而已。

cqnlorz

远上寒杉 发表于 2021-3-16 09:45
进TDC的是CKV和FREF吧，CKR只是一个相位与高频时钟同步的低频时钟，用来做数据处理（滤波）而已。
...

那是不是就相当于每一个CKR上升沿到来时就比较一次相位误差，然后通过滤波器输出调节一次DCO？如果是这样的话，CKR的每相邻两个上升沿的时间间隔可能是不同的，这会不会对环路有什么影响？

远上寒杉

cqnlorz 发表于 2021-3-17 11:16
那是不是就相当于每一个CKR上升沿到来时就比较一次相位误差，然后通过滤波器输出调节一次DCO？如果是这样 ...

比较相位误差的“频率”就是FREF的频率，当然也是CKR的频率，这点与Analog PLL没有任何区别。滤波器的输出变动的频率也是一样的。

据我理解，CKR的这点抖动对环路的影响可以忽略。

cqnlorz

远上寒杉 发表于 2021-3-17 14:01
比较相位误差的“频率”就是FREF的频率，当然也是CKR的频率，这点与Analog PLL没有任何区别。滤波器的输 ...

明白了，非常感谢您耐心的解答！