Verdi 仿真问题

dybzcx · 发表于 2021-3-10 23:45:48

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本帖最后由 dybzcx 于 2021-3-10 23:54 编辑

奇怪，时钟都停掉了，为啥计数器还能从1f跳转到0，哪位大佬指点下？

dybzcx · 发表于 2021-3-10 23:57:49

大家看最下面一张图就好，图没发好，删也删不掉，绝了

A1985 · 发表于 2021-3-11 09:36:36

可能有毛刺~

ppeezz · 发表于 2021-3-11 09:44:25

如果是vcs的话在simv阶段添加 +fsdb+glitch 然后可以在verdi里面看是否有glitch，估计是clock有glitch导致counter 有toggle

fhy420462303 · 发表于 2021-3-11 10:18:18

将所有的时序赋值加delay就知道具体是怎么回事了

anpengfei · 发表于 2021-3-11 10:21:11

那几个条件里你打断点或者打印看看
是不是最后一个clk posedge应该检测到了spi_end拉高，spi_end应该是组合逻辑

vulture09 · 发表于 2021-3-30 16:19:06

最后一拍spi_end为1，执行《=0 ；因为阻塞赋值，在下一拍生效变为0；你可以试试spi_end为1是，赋其他值看看

dybzcx · 发表于 2021-3-30 17:54:51

同一回复大家，是毛刺问题，仿真bench里面我等时钟上升沿来的时钟，就把时钟关掉了，产生了毛刺，

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