请看一下这样简单实现组合逻辑关系，可不可以？第一次自己写程序，请多指点！！

fanqiongjian · 发表于 2003-9-8 09:54:32

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我的最小系统是：dsp（vc5402）＋flash＋sram＋cpld 程序空间扩展了256K×16bit的FLASH存储器和128K×16bit的SRAM
我要把flash烧写程序烧写到flash芯片上，而flash和sram的片选和读写控制信号连接在cpld芯片上，通过译码，FLASH的地址范围为0x4000H-0xFFFFH。具体的译码逻辑为：
存储器写信号：/WE=/MSTRB+R/W＃
存储器读信号：/OE=/MSTRB+!R/W＃ `
FLASH片选信号：/CE=/PS+A19+A15
SRAM片选信号：/CS=/PS+A19+!A15+A02
我可不可以就像写一个下面这样的简单程序？不行的话，还需要考虑什么？
LIBRARY IEEE;
USE ieee.std_logic_1164.all;
--entity decoaration
ENTITY cpld IS
PORT ( /mstrb:in std_logic;
r//w :in std_logic;
/ps :in std_logic;
a19 :in std_logic;
a15 :in std_logic;
a02 :in std_logic;
/we

ut std_logic;
/rd

ut std_logic;
/flash

ut std_logic;
/sram :out std_logic );
END cpld;
--architecture body
ARCHITECTURE behave OF cpld IS
BEGIN
  /flash <= /ps or a19 or a15;
  /sram  <= /ps or a19 or !a15 or a02;
  /we <= /mstrb or r//w;
  /rd <= /mstrb or !r//w;
END behave;

bravelu · 发表于 2003-9-8 10:14:14

思路可以，但是信号名最好不要这样取，直接用英文字母开头最好，另外取反请用 not

fanqiongjian · 发表于 2003-9-8 14:19:45

不用考虑时序等关系吗？另外，是否可以直接加入引脚指定，然后编译就行？？？

fanqiongjian · 发表于 2003-9-8 14:27:35

cpld.vhd (line 6, col 13): (E0) syntax error
cpld.vhd (line 20, col 4): (E0) syntax error
编译时出现句法错误，不知道什么原因？请继续指点啊！！！谢谢

zhoujj · 发表于 2003-9-8 14:39:15

可以这么写的，终于看明白你的意思了
你的取反阿什么的，能不能在描述里面写阿，看的我好不习惯

fanqiongjian · 发表于 2003-9-8 18:24:30

呵呵，因为我第一次写，水平很低，我只想能用就行。很多地方请大家给予帮助！！谢谢
目前这个还不能通过编译，还请帮忙！！

冰绿茶 · 发表于 2003-9-8 18:33:47

管脚的名称取的不太好吧？好像不符合VHDL的命名规则

fanqiongjian · 发表于 2003-9-8 19:35:34

怎么个命名，举个例子，OK!!

bravelu · 发表于 2003-9-8 20:05:50

r//w -> RWn
/rd -> RDn
n表示低电平有效，ok？

fanqiongjian · 发表于 2003-9-8 20:32:19

嗯，还不能ok
/ps or a19 -> flashn 这样吗？
还有什么规则？

请看一下这样简单实现组合逻辑关系，可不可以？第一次自己写程序，请多指点！！

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