clock network delay (propagated)这个值是由什么因素决定的？

0417多音字 · 发表于 2021-2-21 12:49:43

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遇到一个问题，place后，AT上clock network delay就非常大，有20左右，就造成了负十几的vio，而且很多

phoenixson · 发表于 2021-2-22 08:29:38

skew要求太严格，另外负载leaf pin太多，clk source或者 clk gen 位置不好，或者局部模块位置不合适，这些都有可能导致

fhy420462303 · 发表于 2021-2-22 09:26:51

看看CTS之后怎么样？

cliff123 · 发表于 2021-2-22 10:41:23

你的DRV是干净的吗？

0417多音字 · 发表于 2021-2-22 23:01:47

cliff123 发表于 2021-2-22 10:41
你的DRV是干净的吗？

怎么可能？也是非常严重，但congestion几乎为0

xingyun666666 · 发表于 2021-2-28 17:32:01

phoenixson 发表于 2021-2-22 08:29
skew要求太严格，另外负载leaf pin太多，clk source或者 clk gen 位置不好，或者局部模块位置不合适，这些 ...

请问，lcok gen的位置，一般怎么控制诶？请指教

phoenixson · 发表于 2021-2-28 17:45:55

xingyun666666 发表于 2021-2-28 17:32
请问，lcok gen的位置，一般怎么控制诶？请指教

这个需要看经验了，没有统一的一成不变的方法

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