时钟切换-从RC OSC切到晶振OSC

andywang3791 · 发表于 2021-2-20 16:55:59

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soc设计中，默认RC OSC工作，晶振开启之后，需要用计数器计一段时间，计到之后输出一个stable信号供软件查询，然后再切到晶振，问题是该计数器是用晶振clk计还是RC clk计，不稳定的晶振clk去计数会不会有亚稳态

fhy420462303 · 发表于 2021-2-20 17:27:37

不稳定的晶振clk去计数怎么会导致亚稳态？？？？

andywang3791 · 发表于 2021-2-20 17:47:01

fhy420462303 发表于 2021-2-20 17:27
不稳定的晶振clk去计数怎么会导致亚稳态？？？？

如果时钟有glitch，不能满足最小宽度检查

icboy · 发表于 2021-2-21 09:44:00

通常会加glitch free 电路。剩下的最好根据实际应用，自己把时序图画出来，比别人告诉你要好很多

fhy420462303 · 发表于 2021-2-22 09:16:42

andywang3791 发表于 2021-2-20 17:47
如果时钟有glitch，不能满足最小宽度检查

晶振存在glitch的可能性太小了吧！如果晶振都有glitch那还怎么用它做系统的clock呢。时钟切换的时候产生的glitch可以用glitch_free电路解决！

kk2009 · 发表于 2021-2-22 11:21:15

可以用异步计数器来实现计数，而且这个要看xtal是否稳定，肯定是用xtal出来的clock来做计数clock。

kk2009 · 发表于 2021-2-22 11:22:28

fhy420462303 发表于 2021-2-22 09:16
晶振存在glitch的可能性太小了吧！如果晶振都有glitch那还怎么用它做系统的clock呢。时钟切换的时候 ...

起振期间有不稳定的情况是正常的。。。。。。
而且楼主本来就是要看是否起振是否结束，clock是否稳定。

caoxiangrong11 · 发表于 2021-2-24 10:17:05

andywang3791 发表于 2021-2-20 17:47
如果时钟有glitch，不能满足最小宽度检查

时钟有glitch，这个如何理解？理论上稳定的SOC系统，晶振本身的设计，要保证输出无glitch才对吧

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