VCS仿真卡住，无法生成verdi波形文件

hwhhyh25

fhy420462303 发表于 2021-2-20 14:46
是不是没有加finish，没有加stop，也没有加display 。说不定都run 完了

加了finish，我在后面把tb贴出来

1. module glitch_free_tb();
   
2. 
   
3.         reg                clk_in0;
   
4.         reg                clk_in1;
   
5.         reg                clk_in2;
   
6.         reg                clk_scan ;
   
7.         reg                scan_dc_mode;
   
8.         reg                icg_scan_mode;
   
9.         reg                rst_clk_n = 0;
   
10.         reg        [1:0]        cgm_sel;
    
11. 
    
12.         initial begin
    
13.         clk_in0 = 0;
    
14.         clk_in1 = 0;
    
15.         clk_in2 = 0;
    
16.         rst_clk_n = 0;
    
17.         clk_scan = 0;
    
18.         icg_scan_mode = 0;
    
19. 
    
20.         //bug: test mode is enalbe
    
21.         scan_dc_mode = 0;
    
22.         // solution : test mode is disable
    
23.         // scan_dc_mode = 0;
    
24. 
    
25.         # 200;
    
26.         rst_clk_n = 1;
    
27.         cgm_sel = 0;
    
28.         repeat(50) @(posedge clk_in2);
    
29.         cgm_sel = 1;
    
30.         repeat(50) @(posedge clk_in2);
    
31.         cgm_sel = 2;
    
32.         repeat(50) @(posedge clk_in2);
    
33.         icg_scan_mode =1;
    
34.         scan_dc_mode = 0;
    
35.         cgm_sel = 0;
    
36.         repeat(1000) @(posedge clk_in0);
    
37. 
    
38.         icg_scan_mode =0;
    
39.         scan_dc_mode  =1;
    
40.         cgm_sel = 2;
    
41.         repeat(1000) @(posedge clk_in0);
    
42. 
    
43.         $finish;        // finish the simulation
    
44. end
    
45. 
    
46. // dump the wave which is used for verdi
    
47. initial begin
    
48.         $fsdbDumpfile("glitch_free_tb.fsdb");
    
49.         $fsdbDumpvars;
    
50. end
    
51. 
    
52. always #20        clk_in0 = -clk_in0;
    
53. always #70        clk_in1 = -clk_in1;
    
54. always #110        clk_in2 = -clk_in2;
    
55. always #1000        clk_scan = -clk_scan;
    
56. 
    
57. glitch_free u_glitch_free(
    
58.         .clk_out        (clk_out),
    
59.         .cgm_sel        (cgm_sel),
    
60.         .clk_in0        (clk_in0),
    
61.         .clk_in1        (clk_in1),
    
62.         .clk_in2        (clk_in2),
    
63.         .clk_scan        (clk_scan),
    
64.         .rst_clk_n        (rst_clk_n),
    
65.         .scan_dc_mode        (scan_dc_mode),
    
66.         .icg_scan_mode        (icg_scan_mode)
    
67.         );
    
68. endmodule
    
69. 
    
70. 
    

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elantec

用 VCS 的DVE看波形不也挺好

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大佬，问题是怎么解决的？

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