请问如何在sliconsmart 中生成 PVT条件不同的库？

食物

我看了相关手册，进行最简单的Pure Recharacterization Flow，

1. 无法进行基本的lab实验
按照Lab跑会卡在characterization 的stage。

Lab1_library_recharacterization
前面一切正常……
Info:    Tue Feb 02 17:53:27 CST 2021: Begin characterize stage

Information: Interrupting current command. (INT-2)
Information: One more interrupt will exit process. (INT-3)
Information: Process terminated by interrupt. (INT-4)
Info:    [CDPL] Shutting down CDPL master.

（然后整个terminal就卡死了）




2. 也跑不通自己的flow
我将文件替换成我自己的库，然后发现没有netlist，就是只有lvs的netlist。这个库有两个问题，1. 是一整个文件，不像siliconsmart要求的一个文件夹，每种module 一个模块； 2. 非常粗糙和简单，不是建库需要的包含后端参数的cdl 文件。
然后按照帖子 关于用SiliconSmart 做Re-characterization 网友的建议，我将库拆开，写了一个简单的cdl文件，然后运行就提示错误。



我拆出来的cdl文件：
.subckt AD42M2TM CO ICO S A B C D ICI VDD VSS
MN0 VSS 8 ICO VSS N_12_LPRVT w=0.3u l=0.06u
MN1 2 A VSS VSS N_12_LPRVT w=0.12u l=0.06u
MN2 VSS B 2 VSS N_12_LPRVT w=0.12u l=0.06u
MN3 31 B VSS VSS N_12_LPRVT w=0.12u l=0.06u
………
MP26 VDD ICI 17 VDD P_12_LPRVT w=0.20u l=0.06u
MP27 CO 20 VDD VDD P_12_LPRVT w=0.42u l=0.06u
.ends AD42M2TM



错误信息：
Info:    [CDPL] Tasks: 69/136, (50.7%, 0 Cached, 1 Failed); Active Workers: 5, Pending Workers: 0, Elapsed: 0m30s
Error:   Simulation delay__C__lh__ICO__lh__ACQ_1.sif for cell AD42M2TM failed. (SMSC-105) (AD42M2TM::delay__C__lh__ICO__lh__ACQ_1)
Error:   Bad return code (rc=32512) from 'hspice: No such file or directory' (SIM-26) (AD42M2TM::delay__C__lh__ICO__lh__ACQ_1)
Error:   Task 69 (delay__C__lh__ICO__lh__ACQ_1 of AD42M2TM) failed on W3 on server315
Error:   Simulation delay__D__lh__S__hl__ACQ_1.sif for cell AD42M2TM failed. (SMSC-105) (AD42M2TM::delay__D__lh__S__hl__ACQ_1)
Error:   Bad return code (rc=32512) from 'hspice: No such file or directory' (SIM-26) (AD42M2TM::delay__D__lh__S__hl__ACQ_1)
Error:   Task 70 (delay__D__lh__S__hl__ACQ_1 of AD42M2TM) failed on W4 on server315

……（类似的还有60多个）
Info:    [CDPL] Tasks: 136/136, (100.0%, 0 Cached, 68 Failed); Active Workers: 5, Pending Workers: 0, Elapsed: 1m00s
Info:    [CDPL] Summary:
Info:    Failed tasks:

……
Error:   Task 1 (modeling of AD42M2TM) failed on W1 on server315
Info:    [CDPL] Tasks: 2/2, (100.0%, 1 Failed); Active Workers: 5, Pending Workers: 0, Elapsed: 1m00s
Info:    [CDPL] Summary:
Info:    Failed tasks:
Info:      AD42M2TM:
Info:          modeling
Info:    Merging cell level models...

食物

通过更换siliconsmart版本，更新license，解决如上问题之后，可以直接修改configure.tcl，即可完成相关flow。

注意到 configure.tcl 最前面的几行是：
create_operating_condition op_cond_all
add_opc_supplies op_cond_all VDD 1.2
add_opc_grounds op_cond_all VSS 0
set_opc_temperature op_cond_all 25
set_opc_process op_cond_all [subst {
        { .lib '[get_location]/../process/reference_model.lib' tt_lp_rvt12 }
}]

只要修改对应的voltage、temperature和process即可简单重新跑库。

zn1884683

想问一下您的问题是更换版本和license之后就解决了吗？

carter_jim

同问，能不能贴一下您的configure.tcl的设置呢

lixiaoyue

学到了！

食物

zn1884683 发表于 2021-4-19 10:43
想问一下您的问题是更换版本和license之后就解决了吗？

最后没成功，换了liberate

function2b

您好，我也遇到了，生成最终的 liberty 后，就异常退出了

Info:    [CDPL] Shutting down CDPL master.
Segmentation fault (core dumped)

您现在找到原因了吗？我用的版本是 siliconsmart 2016

Rucas

食物 发表于 2021-5-5 16:08
最后没成功，换了liberate

Liberate好用吗？和SliconSmart比哪个更好些？

zhx_sm

假设我有一个1.8v的lib，我想生成1.2V 125c的时序lib. 我是在configure脚本开头那里设置对应的voltage为1.2、temperature 125吗？怎么设置不起作用呢？