logic延迟很小 route延迟很大

come_on_sn · 发表于 2021-1-21 19:59:48

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请问有什么优化的思路呢？谢谢大家了~
布线延迟占比较大.png

a12349221 · 发表于 2021-1-21 22:02:33

高速用lvt元件庫試試

a12349221 · 发表于 2021-1-21 22:05:31

fanout650是clk嗎？
還是別的線?

a12349221 · 发表于 2021-1-21 22:16:34

lvt講錯，升電壓才對

come_on_sn · 发表于 2021-1-22 11:08:31

a12349221 发表于 2021-1-21 22:05
fanout650是clk嗎？
還是別的線?

是系统主时钟分出来的48M时钟驱动发射机好几个模块

a12349221 · 发表于 2021-1-22 17:34:20

synthesis 時，如果有提供wire load model ，用最大的model
然後設定一下high fan-out / inter clock-delay balance constraint
最後再APR時，Clock Tree Synthesis部分盡量優化
找userguide下的優化指令

javasun · 发表于 2021-1-22 18:27:31

可能是clk做的enable吧，贴一下他的网表图吧，看看clk的位置。

jasper0608 · 发表于 2021-1-22 20:13:44

Logic duplication, 擺近一點

come_on_sn · 发表于 2021-1-23 12:01:37

jasper0608 发表于 2021-1-22 20:13
Logic duplication, 擺近一點

这个确实没考虑到，谢谢回复

come_on_sn · 发表于 2021-1-23 12:03:24

a12349221 发表于 2021-1-22 17:34
synthesis 時，如果有提供wire load model ，用最大的model
然後設定一下high fan-out / inter clock-delay ...

非常感谢您的回复了，我试试看

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