谁帮忙看下adc_logic代码拷贝cadence里面，生成symbol

liuxiaolu · 发表于 2021-1-20 17:08:33

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是个。va后缀的代码
如图操作，这就不能生成symbol了，这个代码也是另一个外公司的人写的，这就没法带着代码跑仿真了

哪位大神给看看，verilog代码我也不懂
谢谢啦
另外这个是不是算数字前端设计的，谁有类似的群拉我进呀

风也信子 · 发表于 2021-1-20 18:20:39

办法总是有的，生成不了，那就copy一个库里现成的，改就是了

老尤皮 · 发表于 2021-1-21 11:41:55

这是veriloga，不是verilog，和数字电路没有关系
不能生成symbol，是因为这个代码有写错的地方

liuxiaolu · 发表于 2021-1-21 14:54:11

老尤皮发表于 2021-1-21 11:41
这是veriloga，不是verilog，和数字电路没有关系
不能生成symbol，是因为这个代码有写错的地方 ...

问题是报错也看不到，还是写代码的人重新跑发现了问题。

liuxiaolu · 发表于 2021-1-21 17:46:42

风也信子发表于 2021-1-20 18:20
办法总是有的，生成不了，那就copy一个库里现成的，改就是了

自己建的symbol跑不起来仿真

YyuanRTs · 发表于 2021-1-21 17:54:16

为什么错你总是能看到的，只不过它没给你打开
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