用VCS对同一模块电路仿真时，时序图不一致的问题

被选召的孩子

    我写了一个含有16个数据位宽为32的寄存器组的模块。下图是对该模块直接仿真的仿真图。

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   上图1的仿真图，是在VCS中直接对该的模块进行仿真的图，其中WE信号是读写使能信号，当WE为高电平时，写使能有效；RW信号是写地址信号线，W信号是写数据信号线。下面的mem[15:0][31:0]是16个32位的寄存器组。在图1中，当读写使能信号位高电平（即写使能有效时），W信号（写数据信号线）上的数据在时钟的上升沿被写入了对应的RW信号（写地址信号线）指定的寄存器中了。
   下图2的仿真图，是把寄存器组模块作为子模块电路后，在VCS中对该子模块的仿真图，同样的，其中WE信号是读写使能信号，当WE为高电平时，写使能有效；RW信号是写地址信号线，W信号是写数据信号线。下面的mem[15:0][31:0]是16个32位的寄存器组。在图2中，寄存器组中写入数据的时序和图1相比，写入效果是：数据比地址慢了一拍有效的情况。

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   上面的仿真时序图让我很疑惑，同样控制信号下，为什么数据写入情况不一样了呢？

被选召的孩子

模块源码如下：
module Register_Bank #
(
  parameter DATA_WIDTH=32,
  parameter ADDRESS_WIDTH=4,
  parameter PIPE_DEPTH=16
)
(
  input CLK,
  input Reset,
  input [DATA_WIDTH-1:0]W,
  input [ADDRESS_WIDTH-1:0]RA,
  input [ADDRESS_WIDTH-1:0]RB,
  input [ADDRESS_WIDTH-1:0]RW,
  input WE,
  output [DATA_WIDTH-1:0]A,
  output [DATA_WIDTH-1:0]B
);

reg [DATA_WIDTH-1:0]mem[PIPE_DEPTH-1:0];
reg [DATA_WIDTH-1:0]A_reg;
reg [DATA_WIDTH-1:0]B_reg;


//RA port read
always@(posedge CLK or negedge Reset)
begin
  if(~Reset)
  begin
    A_reg<=0;
  end
  else
  begin
    if(~WE)
    begin
      A_reg<=mem[RA];
    end
  end
end

assign A=A_reg;

//RB port read
always@(posedge CLK or negedge Reset)
begin
  if(~Reset)
  begin
    B_reg<=0;
  end
  else
  begin
    if(~WE)
    begin
      B_reg<=mem[RB];
    end
  end
end

assign B=B_reg;

//Write port
always@(posedge CLK)
begin
  if(WE)
  begin
    mem[RW]<=W;
  end
end


endmodule

被选召的孩子

解决了，是仿真激励信号不要在时钟沿跳变，相对时钟沿需要些许的延迟