逻辑综合时遇到的时序报告中出现***SEQGEN*问题

zhangye · 发表于 2021-1-18 20:20:50

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本帖最后由 zhangye 于 2021-1-18 20:22 编辑

求助各位大佬我做的一个可支持奇偶分频的占空比50%的分频器，使用的是时钟双边沿触发

DC综合时没有做特殊的约束，然后时序报告中出现了**SEQGEN** 不知道有没有影响请各位指导

zhangye · 发表于 2021-1-18 20:26:06

求大佬看一看

jake · 发表于 2021-1-18 22:04:16

可能是 RTL 的问题。

omityoung · 发表于 2021-1-19 09:20:38

log里面有warning，

henry.wang · 发表于 2021-1-19 13:54:54

综合库里没有符合要求的寄存器，综合不出来

zhangye · 发表于 2021-1-19 14:53:08

henry.wang 发表于 2021-1-19 13:54
综合库里没有符合要求的寄存器，综合不出来

感谢您的回答，那这种情况可以通过综合的约束解决吗还是说更换工艺库

春阳空 · 发表于 2021-11-23 14:29:08

zhangye 发表于 2021-1-19 14:53
感谢您的回答，那这种情况可以通过综合的约束解决吗还是说更换工艺库

set compile_automatic_clock_phase_interface relaxed

mguo · 发表于 2022-2-28 20:53:01

春阳空发表于 2021-11-23 14:29
set compile_automatic_clock_phase_interface relaxed

请问设置为none可以吗？

qinwu · 发表于 2023-5-12 13:43:17

这个问题是咋解决的啊？请教大佬们啊

wxy_jack · 发表于 2023-5-12 18:10:19

看看log有没有Error，1，lib库没挂全，或者没读到，2，rtl设了dont touch，导致工具没法替换成目标工艺库的cell 这个必须修掉的。

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