【已解决】innovus导出的verilog文件存在空的module

sofa_B · 发表于 2021-1-13 10:53:03

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本帖最后由 sofa_B 于 2021-1-13 16:59 编辑

如题，今日在做数字后端，使用innovus进行PR后导出.v文件，发现其中包含有空的只有线的module，不知道大家有没有遇到这种情况，该怎么解决？这会导致后面LVS无法通过。
下图是导出的verilog空模块部分截图：

besttian · 发表于 2021-1-13 11:08:44

正常现象，innovus有command可以删除所有空module。

Lover_Momo · 发表于 2021-1-13 11:38:10

Cmd： deleteEmptyModule

lizhibin8718 · 发表于 2021-1-13 15:27:05

remove_assigns
deleteEmptyModule

sofa_B · 发表于 2021-1-13 16:46:45

besttian 发表于 2021-1-13 11:08
正常现象，innovus有command可以删除所有空module。

好的，非常感谢

sofa_B · 发表于 2021-1-13 16:57:47

Lover_Momo 发表于 2021-1-13 11:38
Cmd： deleteEmptyModule

好的，非常感谢

sofa_B · 发表于 2021-1-13 16:58:45

lizhibin8718 发表于 2021-1-13 15:27
remove_assigns
deleteEmptyModule

谢谢！亲测有效

patrick0999 · 发表于 2021-9-16 11:14:31

好的，非常感谢

supermanwc · 发表于 2021-9-16 15:54:42

学习了

marxma · 发表于 2021-9-19 23:09:57

LVS时也遇到过这个问题，删掉就好了

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