icc问题

hlhlhlh · 发表于 2021-1-12 23:29:22

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Error: Module 'AO22X1_LVT' is not defined. (MWNL-297)
Error: Verilog parser cannot parse the /home/IC/test3/mydesign.mapped.v source file. (MWNL-047)
No such file or directory
Error: Current design is not defined. (UID-4)

我就是按照步骤走的，这是学校的实验，然后就出现这个错误了

maomao198477 · 发表于 2021-1-13 08:30:25

No such file or directory

hlhlhlh · 发表于 2021-1-13 14:32:36

maomao198477 发表于 2021-1-13 08:30
No such file or directory

那请问是没有什么文件和路径呢因为我们都是老师给的文件老师给了verilog文件 dc文件然后我们还在dc里面产生了一个ddc v sdc文件然后就输入这些文件中其中一个就出现这些错误

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