TestBench与预期不符

齐天大圣 · 发表于 2021-1-9 18:12:59

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仿真波形，为什么会当拍就变。
reg AWVALID_reg;
always@(posedge iClk) begin
if(iReset)
AWVALID_reg<=1'b0;
else
AWVALID_reg<=AWVALID;
end

如上所示，clk上升沿AWVALID变高，立马AWVALID_reg也变高，当拍两个同同时变高，AWVALID是另外一个模块传过来的
求助，有没有人遇到过此类问题

A1985 · 发表于 2021-1-10 11:36:26

多看竞争，延迟等。

齐天大圣 · 发表于 2021-1-10 15:51:48

A1985 发表于 2021-1-10 11:36
多看竞争，延迟等。

我是在testbench里面进行模块互联的，把整个设计包成一个顶层，在去仿真，就没出现差一个cycle的问题

dqwuf2020 · 发表于 2021-1-10 21:01:51

加个延迟就好啦

齐天大圣 · 发表于 2021-1-11 10:03:38

dqwuf2020 发表于 2021-1-10 21:01
加个延迟就好啦

是对激励加延迟吗
Thanks

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