VCS后仿报错：cross-module reference resolution error

sunshuo571116 · 发表于 2020-12-30 20:25:09

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各位大佬有见过这种错误吗？VCS跑后仿时，报错。

sunshuo571116 · 发表于 2020-12-30 21:02:58

我看了下这个网表，发现有个cell的名字叫CTS_clock2_CT0_delay71，然后有个net的名字也叫CTS_clock2_CT0_delay71，这还真是诡异啊，net名和cell名居然重合了，难道要修改命名规则？是这个原因导致的吗？

A1985 · 发表于 2020-12-31 17:30:13

工具突出网表有问题，理论后端工具突出网表需要语法过了才行。

sunshuo571116 · 发表于 2021-1-3 11:48:01

确实是因为cell的名字和net的名字重了导致的，使得VCS无法识别，我修改了命名规则后，icc吐出来的网表导入到VCS后就没有问题了

Bricool · 发表于 2021-8-5 10:16:03

sunshuo571116 发表于 2021-1-3 11:48
确实是因为cell的名字和net的名字重了导致的，使得VCS无法识别，我修改了命名规则后，icc吐出来的网表导入 ...

楼主想问怎么修改ICC吐网表的命名规则我也遇到相同的问题了

hanx · 发表于 2022-6-9 11:23:55

原因是你前仿的信号和后仿的信号不一致，由于综合之后寄存器的信号会发生改变，找不到对应的信号就会导致出现这样的问题。你需要打开网表，找到被修改后的信号，把原来的信号替换成修改后的信号就好了。

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