CDR中双D鉴频鉴相器问题请教

fluxay08 · 发表于 2020-12-21 18:25:44

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本帖最后由 fluxay08 于 2020-12-24 10:07 编辑

请问下各位，CDR中双D PFD结构，clk_ref和clk_div是D触发器的时钟源，clk_div来自VCO分频，那clk_ref来自哪里了？直接把数据当做时钟输入吗？数据需要做降速处理后当做clk_ref直接打给触发器吗？（一般PFD的框图里面都是把data_in直接传递给PFD）这里不太明白，麻烦专家们帮忙解释下。

l13787908861 · 发表于 2020-12-21 19:06:39

路过学习，很实用，谢谢分享。

fluxay08 · 发表于 2020-12-21 20:07:19

补一下图

l13787908861 · 发表于 2020-12-22 08:22:57

路过学习，很实用，谢谢分享。

二毛打球 · 发表于 2020-12-22 09:27:21

clk_ref为参考时钟频率，clk_div为VCO输出频率再分频之后的频率，这两个信号经过PFD比较，出UP/DOWN信号控制CP的充放电，来控制VCO的控制电压，从而控制频率；数据不会降频，直接被VCO输出的clk进行采样。

fluxay08 · 发表于 2020-12-22 14:02:35

本帖最后由 fluxay08 于 2020-12-24 10:08 编辑

二毛打球发表于 2020-12-22 09:27
clk_ref为参考时钟频率，clk_div为VCO输出频率再分频之后的频率，这两个信号经过PFD比较，出UP/DOWN信号控 ...

vco不是要跟踪data的翻转来捕获内嵌的时钟信息吗？我理解的是data要与vco的分频时钟进行鉴频鉴相，如果“clk_ref为参考时钟频率，clk_div为VCO输出频率再分频之后的频率，这两个信号经过PFD比较”，那岂不是没有跟踪data的内嵌时钟？完全是一个独立的pll

Eric.luo · 发表于 2022-11-30 09:27:07

问下：参考时钟和分频后的时钟，二者的频率差值有一定范围要求吗？有没有说法说频率差太多，无法鉴相的说法？

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