ISE14.7调用modelsim 功能仿真正常，但是上板下载bit文件某个模块就出错了

come_on_sn

请问大家，这种该怎么排查呢？
PS：系统工作的主时钟为192MHz

come_on_sn

自顶！

come_on_sn

有没有大佬指点下呢？谢谢了

leijing

可以考虑一下跨时钟处理是否合理

come_on_sn

leijing 发表于 2020-12-15 20:53
可以考虑一下跨时钟处理是否合理

您好，请问能具体说说吗？

我编译后发现一个很奇怪的现象：
synthesize完之后给出Maximum Frequency：236.544MHz，将该时钟记为clkA。
而系统工作主时钟为192MHz，按理说应该上板测试功能正常，但是有个模块输出错误，记该模块工作时钟为clkB
在.twx报告（时序报告）中检查clkB信号发现setup slack不符合要求（等于-0.84ns ）


说明：clkA经过PLL一分频得到clkB，仅在.ucf文件中clkA进行210MHz约束，工具自动为clkB信号增加210MHz约束


我的问题如下所示：
1、是否是因为clkB建立时间不符合要求导致该模块不能正常工作呢？
2、为什么综合阶段给出的最高频率为236.544MHz，但是系统中某个模块却不能在比236.544M还小的192M时钟正常工作呢？


谢谢了

leijing

1、很有可能，追一下出现setup violation的那条路径，查看一下是否是该路径引起的模块出错；
2、按照你的约束，综合之后已经有setup违例了，说明芯片的系统时钟工作在210MHz可能出问题。现在的时钟是192MHz，仍然出错，如果不影响功能的话，可以再降点频，把setup violation去除掉。如果降频之后出错模块能正常工作，那么基本可以确定是上述setup 违例造成的。

come_on_sn

leijing 发表于 2020-12-16 14:34
1、很有可能，追一下出现setup violation的那条路径，查看一下是否是该路径引起的模块出错；
2、按照你的约 ...

2、按照你的约束，综合之后已经有setup违例了，说明芯片的系统时钟工作在210MHz可能出问题。现在的时钟是192MHz，仍然出错，如果不影响功能的话，可以再降点频，把setup violation去除掉。如果降频之后出错模块能正常工作，那么基本可以确定是上述setup 违例造成的

您好，想请问下怎么判断一个系统实际上板正常工作的最高频率呢？因为我看综合后给出的频率是高于192M的，是236.544M，为什么在192M却不能工作呢？换言之，综合之后console端给出的系统最高工作频率具体与系统的性能有什么关系呢？
非常感谢您的专业解答了，感激不尽~

leijing

正常工作的最高频率是设计时就确定的，综合约束的时候一般会过约束（比如要求的最高频率是200MHz，约束的时候约束为210MHz）。所以系统实际上板正常工作的最高频率就是你约束的时钟频率，能不能高于这个频率就看最后的slack有多少了。综合工具给出的最高频率理论上是按照设计中关键路径最后的slack确定的。不能正常工作的原因目前来看就是setup violation造成的，还是先把这个解决了吧。

come_on_sn

leijing 发表于 2020-12-17 10:18
正常工作的最高频率是设计时就确定的，综合约束的时候一般会过约束（比如要求的最高频率是200MHz，约束的时 ...

正常工作的最高频率是设计时就确定的，综合约束的时候一般会过约束（比如要求的最高频率是200MHz，约束的时候约束为210MHz）。所以系统实际上板正常工作的最高频率就是你约束的时钟频率，能不能高于这个频率就看最后的slack有多少了。综合工具给出的最高频率理论上是按照设计中关键路径最后的slack确定的。不能正常工作的原因目前来看就是setup violation造成的，还是先把这个解决了吧。

综合工具给出的最高频率应该是看Post-PAR Timing Report中的Max Freq而不是Synthesize后的Max Freq（没考虑布局布线）吧
（硬件小白，让大佬见效了）

leijing

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