verilog中>0和>32'd0的比较方式是不一样的吗

Arthurjlin · 发表于 2020-12-14 15:43:40

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如下图，对于integer和无符号reg变量，用>0和>32'd0得到的结果不同

if判断那里用>0的话，打印出来I是负，A是正；但是用>32'd0（用1‘b0也一样）的话，打印结果A、I都是正。
VCS和VIVADO中都一样，是verilog语法的什么规定吗？

A1985 · 发表于 2020-12-14 17:37:10

一个有符号比较，一个无符号比较

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