请问，寄存器输出脉冲，可以作为下一级寄存器的时钟端嘛

lk1210 · 发表于 2020-12-10 11:53:48

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就类似图片这样的电路结构，就是dff1为一个输出下面inc的波形，可以用这个inc波形的上升沿作为dff2的触发条件吗？（就是连到dff2的时钟端）
如果可行的话，有没有要注意的地方。
这两个dff还是在两个小module里面。
请各位大佬指点一下，多谢多谢

王钰 · 发表于 2020-12-10 18:11:42

感觉可以，中间加一个buffer吧，还有你这俩触发器没有复位信号吗？加上复位信号以后要考虑亚稳态问题。

kk2009 · 发表于 2020-12-11 00:39:02

这个不是很正常的吗？
soc里对clock进行分频后给其他的模块使用，大部分都是从DFF的q到另外的DFF的clk吗？

而且这也是标准的2分频电路

[求助] 请问，寄存器输出脉冲，可以作为下一级寄存器的时钟端嘛