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查看: 2007|回复: 6

[求助] 包括多个模块的TOP层 STA check问题。

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u-527
发表于 2020-12-7 10:52:53 | 显示全部楼层 |阅读模式

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这个是个test_chip,Top由ABC构成，top只有TX/RX的p/m模拟差分信号和SPI接口，减少芯片IO端口。
PHY由B和C构成，A为测试模块，实现并行接口转SPI。
现在，ABC三个模块分别有对应的PR网表，post_PR Check STA都OK了，但是三个模块没有check input/output_delay。比如AB之间的并行数据，以及BC间的并行数据。原本打算在top层进行IO check.
请问，在TOP层进行STA check时，除了check SPI接口外，对于AB和BC间的数据交互如何check啊？求高手指导！谢谢!

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watertree
发表于 2020-12-7 13:20:11 | 显示全部楼层
我的理解是这样。单个模块STA 过了之后，应该有个TOP的STA吧。这时候check 模块之间的。
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mythbuster
发表于 2020-12-7 14:00:59 | 显示全部楼层
A B C模块既然有Post STA那肯定有对应的网表和spef,顶层读入这些文件即可看到block a b c的path
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u-527
 楼主| 发表于 2020-12-7 14:04:13 | 显示全部楼层


watertree 发表于 2020-12-7 13:20
我的理解是这样。单个模块STA 过了之后，应该有个TOP的STA吧。这时候check 模块之间的。 ...


是的。我的意思是最后top check时，吃三个post_pr的.v网表进去后，关于AB和BC间的数据应该怎么check呢？
另外，像这样的top层check时，需要关注哪些点呢？谢谢！
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watertree
发表于 2020-12-7 14:37:40 | 显示全部楼层


u-527 发表于 2020-12-7 14:04
是的。我的意思是最后top check时，吃三个post_pr的.v网表进去后，关于AB和BC间的数据应该怎么check呢？
...


那样AB BC间数据不就是内部信号了么？就是正常path check了。
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u-527
 楼主| 发表于 2020-12-8 10:46:53 | 显示全部楼层
好的，好像能理解了。谢谢各位！
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leijing
发表于 2020-12-8 17:57:23 | 显示全部楼层
设置好各个模块的input delay和output delay，然后整体做STA
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