设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 包括多个模块的TOP层 STA check问题。
返回列表 发新帖
查看: 1918|回复: 6

[求助] 包括多个模块的TOP层 STA check问题。

[复制链接]
u-527
发表于 2020-12-7 10:52:53 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x
这个是个test_chip,Top由ABC构成，top只有TX/RX的p/m模拟差分信号和SPI接口，减少芯片IO端口。
PHY由B和C构成，A为测试模块，实现并行接口转SPI。
现在，ABC三个模块分别有对应的PR网表，post_PR Check STA都OK了，但是三个模块没有check input/output_delay。比如AB之间的并行数据，以及BC间的并行数据。原本打算在top层进行IO check.
请问，在TOP层进行STA check时，除了check SPI接口外，对于AB和BC间的数据交互如何check啊？求高手指导！谢谢!

模块框图

模块框图
回复

举报

watertree
发表于 2020-12-7 13:20:11 | 显示全部楼层
我的理解是这样。单个模块STA 过了之后，应该有个TOP的STA吧。这时候check 模块之间的。
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

mythbuster
发表于 2020-12-7 14:00:59 | 显示全部楼层
A B C模块既然有Post STA那肯定有对应的网表和spef,顶层读入这些文件即可看到block a b c的path
回复 支持 反对

举报

u-527
 楼主| 发表于 2020-12-7 14:04:13 | 显示全部楼层


watertree 发表于 2020-12-7 13:20
我的理解是这样。单个模块STA 过了之后，应该有个TOP的STA吧。这时候check 模块之间的。 ...


是的。我的意思是最后top check时，吃三个post_pr的.v网表进去后，关于AB和BC间的数据应该怎么check呢？
另外，像这样的top层check时，需要关注哪些点呢？谢谢！
回复 支持 反对

举报

watertree
发表于 2020-12-7 14:37:40 | 显示全部楼层


u-527 发表于 2020-12-7 14:04
是的。我的意思是最后top check时，吃三个post_pr的.v网表进去后，关于AB和BC间的数据应该怎么check呢？
...


那样AB BC间数据不就是内部信号了么？就是正常path check了。
EETOP创芯人才网简历投递入口
回复 支持 0 反对 1

举报

u-527
 楼主| 发表于 2020-12-8 10:46:53 | 显示全部楼层
好的，好像能理解了。谢谢各位！
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

leijing
发表于 2020-12-8 17:57:23 | 显示全部楼层
设置好各个模块的input delay和output delay，然后整体做STA
EETOP创芯人才网简历投递入口
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-16 16:31 , Processed in 0.019552 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表