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查看: 1827|回复: 2

[求助] System Verilog中数组声明 ' 符号的问题,急求

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发表于 2020-11-25 21:55:22 | 显示全部楼层 |阅读模式

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大神们,有个问题困扰了我很久:
比如说:
              int a[5] = '{1,2,3,4,5};
           int a[2][2] = '{ '{1,2},  '{3,4}};
问题:关于以上两种声明中用的'怎么解释,
        什么时候需要加'符号。
谢谢大家了!
发表于 2020-11-26 09:39:52 | 显示全部楼层
一个单引号加大括号表示对数组进行初始化赋值,如果最开始的地方仅定义,是不需要单引号的
发表于 2020-11-26 17:57:50 | 显示全部楼层
貌似不加编译也能通过
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