Cadence calibre LVS仿真求助

氪不该非20

各位前辈，本人刚刚开始学Cadence IC ，做了一个与非门，DRCok的，在进行LVS仿真时遇到了如下问题：
原理图提取网表与版图网表器件不对应，准确的说，原理图中明明有的原件，却说版图没有，版图里有的原理图提取网表没有，这是什么问题呢?

bailan

在 calibre input 窗口里， shcematic 不选择 从窗口输入， 点击 旁边的 view， 红色 edit 选中后 变成 绿色， 把 LVS 输出文件夹里的 sp 文件 里面的 内容 全部 复制 进去，再 试试 。 。

氪不该非20

   

bailan 发表于 2020-11-10 13:18
在 calibre input 窗口里， shcematic 不选择 从窗口输入， 点击 旁边的 view， 红色 edit 选中后 变成 绿 ...

厉害可以了 虽然不知道什么原理 但还是很感谢

bailan

没有时间 具体描述， 上面的 内容 居然看懂了啊 。。有问题 联系我吧 。

omityoung

   

bailan 发表于 2020-11-10 13:18
在 calibre input 窗口里， shcematic 不选择 从窗口输入， 点击 旁边的 view， 红色 edit 选中后 变成 绿 ...

这样也行？？ 这不是瞎搞嘛， 那个spi是你layout生成的， 你用这个spi和你的版图对比， 相当于同一个文件， lvs当然过了

omityoung

看你这原理图mn1的沉底都不是接gnd的， lvs能过才怪

bailan

   

omityoung 发表于 2020-11-12 09:25
这样也行？？ 这不是瞎搞嘛， 那个spi是你layout生成的， 你用这个spi和你的版图对比， 相当于同一个文件 ...

不是spi， 是  .sp 文件。我让复制里面的 内容 是因为 里面有 SUBCKT 信息。
里面的一部分内容：                     

                               ***************************************
                               .SUBCKT pmos_rf D G S B
                               .ENDS
                               ***************************************

                               .SUBCKT pmos_rf_nw D G S B
                               .ENDS
                               ***************************************

你看 楼主的 lvs RVE 窗口里， layout里有 CMOS信息， schematic 里没有，所以得把 上面说的内容 添加进去。
至于最后面的 netlist 信息 不用加。你试试 故意 弄错一个 地方， 然后 重复上述步骤，看 LVS 能不能通过。
你试试， 试完了 别忘了在 帖子上 留个言。

pretty_hh

6楼说得对，这个电路lvs如果能过，真是神了

pretty_hh

首先将电路修改完整。
其次，你所描述的问题是layout与sch中的器件类型不一致所致。
有两种方式来做:第一种，根据电路中器件的modle name ，在lvs检查文档中打开对用的开关改成一致。
第二种：保持layout不变，修改电路，将电路中的device的 model name 改成和layout的一致。