FPGA实现一个随机数产生器的问题

hjc19951212 · 发表于 2020-11-7 15:23:05

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各位前辈好
  现在我想用altera的EP4CE75F29C7  FPGA实现一个由图1所示的电路架构，希望利用两路64级反相器和64级mux的时延误差让两路信号到达最后的仲裁其arbiter有随机的先后，从而产生随机的0和1。
  我用quartus2 对verilog代码进行编译然后烧写进入 FPGA 发现，两路信号到达arbiter的时间没有先后区别。
  我的想法是：quartus2 可能对我的代码进行了自动优化，从而导致时延误差被强制相同了，所以两路信号没有误差。
  请大家指教一下。

临界 · 发表于 2020-11-8 23:53:55

同小白，老师讲过结构化描述可以避免让EDA软件自动优化掉这些本不该优化的东西，比如说可以通过结构化描述三个反相器和只有一个反向器由此产生一个窄脉冲，这玩意你正常综合直接就像你说的优化没了，结构化描述是可以保留的，不知道能不能帮到你，可以试一下

hjc19951212 · 发表于 2020-11-19 19:54:05

临界发表于 2020-11-8 23:53
同小白，老师讲过结构化描述可以避免让EDA软件自动优化掉这些本不该优化的东西，比如说可以通过结构化描述 ...

换了xilinx的板子用了(* KEEP="TRUE" *)(* S="TRUE" *)放在连接不同器件的wire前面，对他们都进行约束，这样就不会被优化掉了

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