formality工具验证问题！！！

Qzzz123 · 发表于 2020-11-4 14:55:51

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在验证rtl-rtl的设计时，如果reference同时包括.v和.sv文件改怎样设置工具才可以读入这个设计文件，还是说这种情况工具无法识别？
求助求助~~~~~~~~

kk2009 · 发表于 2020-11-5 01:19:58

读rtl时，加支持systemverilog的参数，systemverilog兼容老的verilog语法。

Qzzz123 · 发表于 2020-11-5 09:06:07

kk2009 发表于 2020-11-5 01:19
读rtl时，加支持systemverilog的参数，systemverilog兼容老的verilog语法。

这个是直接在Read Design里选择sv语言吗还是在工具栏里的VAR
里setup

shidihahaha · 发表于 2020-11-5 15:11:06

read_sverilog -r -f DESIGN.sv.list

dikonpep · 发表于 2020-11-16 19:53:01

read_verilog -r -vcs "-f filelist.f +systemverilogext+.sv"
默认是verilog语法。.sv后缀的用systemveilog语法

anpengfei · 发表于 2020-11-17 01:40:48

学习了谢谢

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