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cceenn 发表于 2020-10-30 08:46 一般的adc都可以不用专门导出数据分析。仿真中没有noise,fft的结果太理想了没有用。 真的做的话,verilogA ...
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FZ89867512 发表于 2020-10-29 22:03 计算器中sample可设置起始时刻、结束时刻、间隔时间。如果不动verilog-A的话拿这个函数取出数据导入Matlab ...
浩然 发表于 2021-1-21 15:06 你在matlab里用于计算的代码是基于美信的吗,我用的基于美信的测试代码,采样周期需要整数个(最好奇数个) ...
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