保持采样电路在采样阶段会电压下降除了增大负载电容还有别的办法吗？

zwzdqhaust · 发表于 2020-10-22 09:42:33

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保持采样电路仿真结果如下图

也就是在保持阶段总是会产生电压下降这是为什么？

清风慕竹 · 发表于 2020-10-22 13:20:39

电压下降产生的原因主要是开关的电荷注入和采样时钟的馈通，可以考虑采用尺寸相同的互补开关或者设计dummy电路来抵消，拉扎维书中关于这块有比较详细的介绍，可以去翻一翻。

zwzdqhaust · 发表于 2020-10-22 15:05:32

本帖最后由 zwzdqhaust 于 2020-10-22 15:07 编辑

嗯我这个电路设计的时候参考了拉扎维的模拟CMOS 选择了w2=0.5w1的尺寸来消除时钟馈通可能就是电荷注入太严重了吧

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