DC综合时插入门控时钟需不需要制定具体是哪个时钟啊

ZHZIC · 发表于 2020-10-20 11:11:06

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DC综合的时候，需要给门控时钟添加一个latch，请问该如何添加啊，只是需要compile_ultra -gate_clock吗？
难道不需要指定哪个信号是门控时钟，哪个信号是使能信号吗？
还是说软件会自动识别具体的哪个信号是门控时钟和使能信号。
本来打算在library库里找latch手动例化一个，不过那个verilog文件编译的时候出错了，只能放弃了
但是综合的时候又不会插入
第一次做，希望有高手指教一下

puxiancheng · 发表于 2020-10-20 17:48:26

这个命令是把D端输入的mux选择信号，转化为clock的使能信号。

ZHZIC · 发表于 2020-10-20 20:16:08

puxiancheng 发表于 2020-10-20 17:48
这个命令是把D端输入的mux选择信号，转化为clock的使能信号。

不太明白D端是什么意思

puxiancheng · 发表于 2020-10-21 08:56:56

wgej1987 · 发表于 2020-10-21 20:22:52

自己顶层的模块级门控时钟直接用std_cell例化好了。综合工具power优化插的那种是工具自己自动识别可以插入门控时钟的电路。你可以百度搜索下或者去ug搜索下set_clock_gating_style

ZHZIC · 发表于 2020-10-21 20:57:11

puxiancheng 发表于 2020-10-21 08:56

我好像明白啦，多谢多谢

ZHZIC · 发表于 2020-10-21 20:58:12

wgej1987 发表于 2020-10-21 20:22
自己顶层的模块级门控时钟直接用std_cell例化好了。综合工具power优化插的那种是工具自己自动识别可以插入 ...

我去试一下，谢谢啦
还有，user guider你们是怎么看的，七百多页，好多。。。。。

bingw0105 · 发表于 2021-3-17 09:24:04

wgej1987 发表于 2020-10-21 20:22
自己顶层的模块级门控时钟直接用std_cell例化好了。综合工具power优化插的那种是工具自己自动识别可以插入 ...

您好，请教一下模块级的门控时钟是在HDL阶段完成的，综合的时候如何处理这些呢，在HDL阶段通过时钟下降沿产生使能信号，然后与时钟相与得到时钟信号的，我看网表文件中直接用的是与门来实现的，这种的不会用ICG cell吗？

wgej1987 · 发表于 2021-3-24 20:11:18

bingw0105 发表于 2021-3-17 09:24
您好，请教一下模块级的门控时钟是在HDL阶段完成的，综合的时候如何处理这些呢，在HDL阶段通过时钟下降沿 ...

综合的时候直接dont touch或者preserve你例化的标准单元。一般门控时钟只要一个跟时钟同步的使能信号就行，不需要下降沿，latch有这个功能。最后一个你们设计直接用与门的话可能通过别的方式去规避时钟切换的毛刺或者不care，这个就不知道了，只能问设计人员。

cp1995 · 发表于 2024-12-26 09:54:55

谢谢

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