sv仿真请教（小白）

你是我的好运 · 发表于 2020-10-15 22:11:10

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questasim仿真

class Transaction;
      logic[31:0] addr,crc,data[8];
      function new(logic[31:0] a = 3,d = 5);
               addr = a;
               foreach(data)
                     data= d;
      endfunction
endclass

initial begin
      Transaction tr;
      tr = new(10);
end

system verilog 绿皮书直接摘抄的  编译报错near "initial": syntax error, unexpected initial, expecting class.

你是我的好运 · 发表于 2020-10-15 22:13:00

应该是foreach(data[i]) data[i]=d；写错了

anpengfei · 发表于 2020-10-16 10:00:33

看报错啊……去查查initial用法吧……还有书上的代码注意前后联系，不是单独拿出了一块代码就去跑……建议先熟悉verilog和sv基本语法再去照着跑……

gaurson · 发表于 2020-10-16 18:29:04

楼上正解。

松花江的冰 · 发表于 2020-10-16 19:15:08

没看到全代码，外面有套一个 program大壳吗？

rainingud · 发表于 2020-10-19 13:01:25

initial 须包含在 program 或者 module块中

幽默桃子 · 发表于 2020-10-20 22:21:21

建立一个program或者module，再在initial中声明对象试试

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