verilog 管脚分配求助

freebigfish · 发表于 2020-10-15 17:32:13

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各位大神，我用下列语句赋值：
assign clk_o = clk_i;
其中clk_i在xdc中设置为pulldown，在上电完成后，如果clk_i不接信号的话，clk_o总是为高，不知为何？请大神指点

A1985 · 发表于 2020-10-15 18:13:50

看看fpga inplemnt后的布局布线图，看看内部电路咋连的。

freebigfish · 发表于 2020-10-16 10:06:39

输入、输出分别有一个IBUF/OBUF，其他啥也没有

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