在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1365|回复: 2

[求助] verilog 管脚分配求助

[复制链接]
发表于 2020-10-15 17:32:13 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
各位大神,我用下列语句赋值:
    assign clk_o = clk_i;
    其中clk_i在xdc中设置为pulldown,在上电完成后,如果clk_i不接信号的话,clk_o总是为高,不知为何?请大神指点
发表于 2020-10-15 18:13:50 | 显示全部楼层
看看fpga inplemnt后的布局布线图,看看内部电路咋连的。
 楼主| 发表于 2020-10-16 10:06:39 | 显示全部楼层
输入、输出分别有一个IBUF/OBUF,其他啥也没有
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-28 17:44 , Processed in 0.017313 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表