SAR ADC优化

vbstar · 发表于 2021-6-24 16:00:29

TOP2016 发表于 2020-10-8 09:01
单端的

你好，采样开关如何做差分测试呢，单端就是取点然后matlab测试，差分有什么不同呢

SEU_Bear · 发表于 2021-8-7 21:56:06

想问下楼主，
采样开关管衬底是接地还是用深N阱的管子源衬短接在一起？
CDAC的负载要到几百fF吧，那采样开关尺寸岂不是要很大？

SEU_Bear · 发表于 2021-8-7 21:59:16

对自举开关的输出进行FFT，为什么不用工具里自带的FFT工具，而要导出到Matlab进行测试啊

593391621 · 发表于 2021-8-7 23:28:27

SEU_Bear 发表于 2021-8-7 21:59
对自举开关的输出进行FFT，为什么不用工具里自带的FFT工具，而要导出到Matlab进行测试啊 ...

哈哈哈，因为懒得编辑公式，算一个理由么，其实没什么本质区别。。。。

ZCC1 · 发表于 2021-11-9 11:10:14

采样点256个太少了，我都是16384个点进行采样

alex.gaoding · 发表于 2022-4-7 03:13:58

xuexile

WwwwZzzz · 发表于 2022-4-25 21:22:20

楼主关于双尾电流比较器宽长比失调电压噪声各种你是咋考虑的能分享点资料不感觉很多论文都不会提到宽长比

lulalu2005 · 发表于 2022-12-6 17:09:46

本帖最后由 lulalu2005 于 2022-12-7 15:50 编辑

TOP2016 发表于 2020-10-14 16:17
就是单端的SH测出来有14位，AD整体有11+，这个结果都是电路的，版图的还会降一点 ...

前辈你们好，我目前也在做12bit的SAR ADC，采样率是1MS/s，前仿真整个系统时ENOB总是卡在11以下上不去（前仿没加mismatch和offset效应，没有校准，比较器采用了OOS失调存储的预放大器）。之前代入非理想自举开关和双尾latch动态比较器仿真整个系统，SNDR只能做到66.54dB @奈奎斯特率，现在换用理想的VerilogA行为级比较器和理想的switch开关采样，测出来的SNDR也只能到68.9dB，和你们的70+dB还是有一些差距，不知道是CDAC的电荷重分配过程误差很大，还是SAR逻辑存在延时容易误码，不知道前辈们可否给出一些指点，分析误差出在哪，或者分享其他踩坑的经历，感激不尽！
p.s. 使用11位二进制顶板采样Vcm-based结构CDAC，传统的异步SAR logic（比较器输出做异或后控制移位寄存器工作），自举开关差分ENOB15以上，单位电容16fF

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猪儿虫饲养员 · 发表于 2024-1-22 09:54:46

lulalu2005 发表于 2022-12-6 17:09
前辈你们好，我目前也在做12bit的SAR ADC，采样率是1MS/s，前仿真整个系统时ENOB总是卡在11以下上不去（前 ...

请问这两张图的原文您能发一下吗？

lulalu2005 · 发表于 2024-1-23 10:51:29

猪儿虫饲养员发表于 2024-1-22 09:54
请问这两张图的原文您能发一下吗？

第一张图好像是朱樟明教授的数据转换器的书，第二张图应该是zhu yan 或者liu chun cheng教授的SAR ADC论文里的，liu那篇应该是10 bit 50M

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