modelsim仿真寄存器没有延时输出

Arthurjlin

test_d1 不是应该延迟一拍输出吗，为什么仿真出来是和 test 信号同时变化的呀？

Mucar

你把波形放大了看看，我怀疑你的test的沿其实在sclk之前，可能就差几个ps。而你的test_d1
应该是跟着sclk翻转的，所以看上去就是现在这个样子！

jasper0608

test訊號加一些延遲以模擬Ck to q，或者也用non blocking的寫法

Arthurjlin

   

Mucar 发表于 2020-9-29 22:52
你把波形放大了看看，我怀疑你的test的沿其实在sclk之前，可能就差几个ps。而你的test_d1
应该是跟着sclk翻 ...

放大了看是对齐的，就是没有延时

Arthurjlin

   

jasper0608 发表于 2020-9-30 07:33
test訊號加一些延遲以模擬Ck to q，或者也用non blocking的寫法

test信号用non blocking赋值结果是对的，会延时一拍，请问这是为什么呢？

Mucar

你把test信号的表达式贴出来看看。

gaurson

估计test的激励是clk触发的，在一个时钟区域中，tb的行为比rtl早，所以同一个时钟产生的test会在同一个时钟采样到。

habrade

你可能对D触发器理解不深刻。很多人也是有个误解，认为D触发器，输出和输入的延迟就是一个时钟周期。
请看下面时序图（ref: https://en.wikipedia.org/wiki/Flip-flop_(electronics)）。数据在时钟上升沿被采样，其前后数据需要满足建立时间（Tsu）和保持时间（Th），经过一定输出延时（Tco）后，输出端口才更新数据。注意：这里的Tco不是一个时钟周期！！！
因为Modelsim做的是功能仿真，触发器为理想状态，仿真器设置Tco为0，所以你看到的就是Data和数据是“没有延时输出的”！
正确延时一个周期的做法是两个D触发器串联，如：
q1 <= D;
q2 <= q1;
此时，Q1和D之间会有Tco延时，也是因为Tco，Q2和Q1之间会有一个周期延迟，因为第二个触发器采样的是第一个触发器上一个周期的状态。

                               
登录/注册后可看大图