path中的transition delay能测到吗

trace_of_wind · 发表于 2020-9-19 17:13:15

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本帖最后由 trace_of_wind 于 2020-9-19 17:24 编辑

一直不明白path中transition delay的测试，求解答
1.假设电路中存在一条由多个gate级联形成的path，那么这些gate terminal上的transition delay能测到吗？像图中这个例子。

2.目的是测第一个AND的slow to rise，这个与门的输出经过NOR和AND才被观测到。
3.我的疑问是：如果这个测试fail了，那测试结果可以反映出来是第一个AND出现了slow to rise的falult吗？
4.我的理解是：由于响应的传输路径上还有NOR和AND，测试出现fai也可能是NOR和AND导致的，所以不能测试第一个AND的transition delay。

phoenixson · 发表于 2020-9-19 17:50:53

ATPG的目的就是制造这种相关性，就是每一个logic point改变而其他点保持不变时，均能在scan cell上观测到预期的这种变化，如果最终无论如何不行，那就需要增加测试点来实现，一般来说增加pattern数目也可以增加覆盖率，但是对于一些难以覆盖的点，可能很多pattern也覆盖不到，这个时候增加test point是切实可行的办法

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