cadense跑lvs经常出现这个问题，但有时候又能自己好起来

哔哩吧啦 · 发表于 2020-9-19 12:51:47

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843071455 · 发表于 2020-9-19 13:48:02

这种情况一般是原理图没有check,提取线路网表失败。

哔哩吧啦 · 发表于 2020-9-21 08:12:24

843071455 发表于 2020-9-19 13:48
这种情况一般是原理图没有check,提取线路网表失败。

之前check过也还是不行，不过谢谢解答

843071455 · 发表于 2020-9-21 08:30:23

本帖最后由 843071455 于 2020-9-21 09:02 编辑

哔哩吧啦发表于 2020-9-21 08:12
之前check过也还是不行，不过谢谢解答

你是层次化从底层到TOP全部check了吗？还是只是在顶层或者当前单元check了一下？如果确实从顶层到底层都check了，还是出现这样的问题，那你这时可以导出一下cdl，看看产生的si.log文件，一般会有提示是什么原因造成原理图提取失败。

天堂梦 · 发表于 2020-9-21 14:26:45

schematic不是你的库吧？
保证schematic保存了。
check→hierarchy，然后every schematic、check、yes全部点上，点击ok。

哔哩吧啦 · 发表于 2020-9-21 14:38:05

天堂梦发表于 2020-9-21 14:26
schematic不是你的库吧？
保证schematic保存了。
check→hierarchy，然后every schematic、check、yes全部 ...

嗷嗷，好像是这样，谢谢啦

[求助] cadense跑lvs经常出现这个问题，但有时候又能自己好起来