X-HDL翻译Verilog到VHDL报错

justu · 发表于 2020-8-28 17:52:10

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本帖最后由 justu 于 2020-8-28 17:53 编辑

我安装了X-HDL 4.2.1，破解也没问题。试了把我写的verilog的代码翻译成VHDL，报了很多错。甚至我写了一个最最最简单的电阻模块都无法翻译：
module res (p,n);
      inout p,n;
      electrical p,n;
      parameter real rs = 10.0 from (0:inf);
      analog begin
            V(p,n) <+ I(p,n)*rs;
      end
endmodule

运行X-HDL后报错如下：