X-HDL翻译Verilog到VHDL报错

justu · 发表于 2020-8-28 17:52:10

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本帖最后由 justu 于 2020-8-28 17:53 编辑

我安装了X-HDL 4.2.1，破解也没问题。试了把我写的verilog的代码翻译成VHDL，报了很多错。甚至我写了一个最最最简单的电阻模块都无法翻译：
module res (p,n);
      inout p,n;
      electrical p,n;
      parameter real rs = 10.0 from (0:inf);
      analog begin
            V(p,n) <+ I(p,n)*rs;
      end
endmodule

运行X-HDL后报错如下：

A1985 · 发表于 2020-8-28 21:34:37

y这个是模拟veriologa电路转不了

justu · 发表于 2020-8-31 09:28:29

本帖最后由 justu 于 2020-8-31 14:26 编辑

A1985 发表于 2020-8-28 21:34
y这个是模拟veriologa电路转不了

Veilog和verilogA区别很大？
有办法把VerilogA的翻译成VHDL-AMS的吗？

A1985 · 发表于 2020-8-31 16:49:22

不如自己翻译~

justu · 发表于 2020-9-2 14:15:21

A1985 发表于 2020-8-31 16:49
不如自己翻译~

我对VHDL-AMS不熟悉，您有这方面的教程或者资料可以分享一下吗？

A1985 · 发表于 2020-9-2 15:28:37

网络百度，这个应该是ieee标准。

kingmomo0006 · 发表于 2021-12-9 22:52:26

Thanks

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