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最近学习SV,看到关于logic使用的场景,记录下。
1)单驱动时,logic可完全代替reg和wire,除了下文描述的赋初值问题;多驱动时,如inout类型端口,必须使用wire类型;
2)wire类型定义时赋值是连续赋值;而logic类型定义时赋值只是赋初值,并且赋初值是不能被综合的;
- wire mysignal0 = A & B; //Continuous assignment, AND gate.
- logic mysignal1 = A & B; //NOT synthesizable, initializes mysignal1 to the value of A & B.
- logic mysignal2;
- assign mysignal2 = A & B; //Continuous assignment, AND gate.
复制代码
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